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1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
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SSTE32882KA1
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
PLL Function Table
Inputs
Outputs
PLL
RESET
AVDD
OEn1
1
The Output Enable (OEn) to disable the output buffer is not an input signal to the SSTE32882KA1, but an internal signal
from the PLL powerdown control and test logic. It is controlled by setting or clearing the corresponding bit in the Clock Driver
mode register.
CK2
2
It is illegal to hold both the CK and CK inputs at static logic HIGH levels or static complementary logic levels (LOW and
HIGH) when RESET is driven HIGH.
CK2
Yn
FBOUT
L
X
Float
Off
H
VDD nominal
L
H
L
HL
HOn
H
VDD nominal
L
H
L
H
L
H
L
On
H
VDD nominal
H
L
H
Float
L
HOn
H
VDD nominal
H
L
Float
H
LOn
H
VDD nominal
X
L
Float
Off
H
GND3
3
This is a device test mode and all register timing parameters are not guaranteed.
LL
H
L
HL
H
Bypassed/Off
H
GND3
LH
L
H
LH
L
Bypassed/Off
H
GND3
H
L
H
Float
L
H
Bypassed/Off
H
GND3
H
L
Float
H
L
Bypassed/Off
H
GND3
X
L
Float
Bypassed/Off
H
X
H
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